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IoT 下一站裏程:大數據->人工智慧 Cadence:EDA將融合機器學習,朝向快捷、智慧、全流程演進

發布日期：2017-10-07 瀏覽次數：616 電子元器件型號大全

物聯網 (IoT) 總是說得多、做得少？遍覽電子產業動態的益華電腦 (Cadence) 似乎看到了不一樣的風景。Cadence 全球副總裁暨亞太區總裁石豐瑜認為，集成 GPRS、QR Code 等多項電子、資訊科技的共享單車，其實已開 IoT 應用先河；「鰭式場效電晶體」(FinFET) 架構的豁然開朗，亦有助改善 IoT 裝置效能並減少功耗。與此同時，半導體製程微縮，讓晶片實體化工作更須謹慎以對。

照片人物：Cadence 全球副總裁暨亞太區總裁石豐瑜

石豐瑜表示，28 nm 之前只要留意間距空隙，基本上即大勢底定；但進入 28 nm 以下，金屬線的粗細、長短皆可能為製程憑添變數，電子設計自動化 (EDA) 須朝向快捷、智慧、全流程演進。因此，平行運算提升處理速度、精煉經驗增強預知能力以及統一引擎貫穿設計流程，已是必然走向；而客戶數雖然因集中化而看似減少，但營收及獲利狀況卻更見蓬勃。他透露，台灣廠商雖勤於模擬工作，卻相對忽略「驗證」環節，棋差一著的後果，換來的是時間、金錢上的滿盤皆輸。

「騰雲駕霧」，從大數據中汲取智慧精髓
在日前例行的《2017 CDNLive 使用者大會》上，負責研發業務的全球副總裁 Chin-Chi Teng 亦贊同 28 nm 是重要分界——在此之前，晶片繞線的規則相對單純；但越往先進製程發展，形態越多變且容易重疊。到了 10 nm 以下，若金屬線徑未隨著電晶體變小，晶片尺寸仍無法有效縮減；欲降低 CPU 功耗，也無法再透過新的光刻 (lithography) 材料和架構達成目的，須借助設計與系統級技術共同優化。再者，以常數作為額定值降低系數 (derating factor) 推估「晶片變異」(OCV) 的建模方式不再適用。

照片人物：Cadence 全球副總裁 Chin-Chi Teng

當變異來源擴大，勢必得輔以統計與機率概念，才能直搗黃龍、加速實作工程。此外，「異質晶片堆疊」的互連 (interconnect) 功耗、各層執行速度、立體封裝乃至時脈架構，皆與高效能混合訊號設計密不可分。為弄清層層疊疊、錯綜複雜的脈絡關係，結合「機器學習」(Machine Learning) 的 EDA 工具可從龐大的訓練組合中萃取設計資料精華，減少試誤徒勞及來回修正。「智慧雲端」，無疑是 Cadence 今年最大亮點——將人工智慧 (AI) 概念導入設計工具可加速

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